12.1部分重新配置PlanAhead  – 不应用RM为黑盒时加载的RM逻辑的约束-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1部分重新配置PlanAhead – 不应用RM为黑盒时加载的RM逻辑的约束

描述

当我为部分重新配置创建我的PlanAhead项目时,我的顶级UCF中指向RM内的逻辑的所有约束都不会被解析并导致控制台中的错误。
我该如何解决这个问题?

有三种方法可以解决此问题:

  • 在定义和加载所有RM后,关闭并重新打开设计或网表设计。
  • 在使用“项目管理器”中的“添加约束”定义和加载RM后添加约束。
  • 定义适用于模块级UCF中的RM的约束。
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