12.1 PlanAhead  – 在DIFF_SSTL15_T_DCI I / O标准上报告DRC错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1 PlanAhead – 在DIFF_SSTL15_T_DCI I / O标准上报告DRC错误

描述

MIG设计完成了实现而没有任何错误,但是当我将设计导入PlanAhead工具并执行DRC检查时,报告了几个错误,如下所示:

“DCI级联25 {I / O Bank 25,I / O Bank 26}在”分离“终端类型中有多个DCI I / O标准。级联中只允许一个DCI I / O标准。以下DCI I /找到O标准:1。“SSTL15_T_DCI”:c0_ddr3_dq [0] c0_ddr3_dq [1] 2.“DIFF_SSTL15_T_DCI”:c0_ddr3_dqs_p [0] c0_ddr3_dqs_n [0] c0_ddr3_dqs_p [1] c0_ddr3_dqs_n [1] c0_ddr3_dqs_p [2]“

是什么导致这个错误?

这是PlanAhead工具中的一个已知问题,它在某些I / O标准(例如,DIFF_SSTL15_T_DCI)上出错。设计没有任何问题。

只要设计实现正常,您就可以忽略此错误。

此问题已在12.2 PlanAhead软件版本中修复。请升级到最新版本的软件以避免此问题。

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