MIG v3.5 – ISE Design Suite 12.2的发行说明和已知问题

6年前发布

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描述

本发行说明和已知问题答复记录适用于ISE Design Suite 12.2中发布的内存接口生成器（MIG）v3.5，包含以下信息：

一般信息
软件要求
新功能
已解决的问题
已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP版本说明指南” ：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解

一般信息

MIG v3.5可通过ISE Design Suite 12.2获得。

有关Spartan-3 Generation，Virtex-4和Virtex-5 FPGA支持的存储器接口和频率列表，请参阅MIG用户指南 ：
http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf

有关Spartan-6 FPGA MCB支持的存储器接口和频率列表，请参阅“ Spartan-6 FPGA存储器控制器用户指南” ：
http://www.xilinx.com/support/documentation/user_guides/ug388.pdf

有关Virtex-6 FPGA支持的存储器接口和频率列表，请参见Virtex-6 FPGA存储器接口解决方案用户指南和数据表：
http://www.xilinx.com/support/documentation/ip_documentation/ug406.pdf
http://www.xilinx.com/support/documentation/ip_documentation/ds186.pdf

软件要求

Xilinx ISE设计套件12.2
Synplify Pro C-2009.12支持
32位Windows XP
32位Linux Red Hat Enterprise 4.0
64位/ 32位Linux Red Hat Enterprise 4.0
64位XP专业版
32位Vista业务
64位SUSE 10
64位/ 32位Linux Red Hat Enterprise 5.0支持
64位Windows Vista支持
32位SUSE 10支持

新功能

ISE Design Suite 12.2软件支持
支持跨多个控制器的Bank共享，用于Virtex-6 DDR3 SDRAM和QDRII + SRAM设计
支持Virtex-5和Virtex-6 FPGA系列的引脚选择中的“读取UCF”和“节省引脚输出”功能
提高了为Virtex-6的多控制器设计提供默认库的效率
在GUI中为所有FPGA系列提供了过时的存储器部分的指示
支持Spartan-6设计的“更新设计”
支持国防级Virtex-6Q，国防级Spartan-6Q，国防级Spartan-6Q低功耗FPGA系列
扩展模式支持Spartan-6 DDR3 SDRAM和DDR2 SDRAM设计
修改了默认的RZQ和ZIO引脚，使其与封装中的所有器件兼容，并为GUI中的Spartan-6设计选择了RZQ和ZIO引脚
修改了Virtex-6单控制器设计的默认存储区选择，以便在大多数配置中不使用配置存储区（＃24和＃34）

已解决的问题

MIG用户指南
- UG086：增加了关于Virtex-5 DDR2和DDR设计的“更改刷新率”的部分
  - CR 560488
- UG406：提供了有关如何在Virtex-6 RLDRAM II设计未选中固定延迟模式时手动计算延迟的信息
  - CR 552795
- UG406：提供了有关如何更改核心参数以设置存储器接口的一半时钟周期的部分
  - CR 550717
- UG406：为Virtex-6 DDR2 SDRAM设计添加了有关PHASE_DETECT参数的信息
  - CR 539657
- UG406：提供了与验证UCF及其Virtex-6设计规则相关的描述
  - CR 555404

MIG工具
- （Xilinx答复35247） MIG v3.4 Virtex-6 DDR2 / DDR3 – 固定引脚输出工具不允许选择VREF站点
- 为所有Memory系列提供有效的默认存储器部分
  - CR 554750
- 删除了在引脚选择功能中选择示例设计特定引脚的要求
  - CR 546874
- 分离生成Linux平台中扩展名为.sh且NT平台扩展名为.bat的批处理文件
  - CR 541860
- 通过MIG删除了一代Xilinx参考板设计，并替换为设计文件的相应网站链接
  - CR 540501
- 解决了在引脚选择功能中验证引脚的所有问题，并在选择“验证”按钮时提供了更新的错误
  - CR 554427
- 在内存部件选择组合下方提供单独的“创建自定义部件”按钮
  - CR 554249
- 显示所有数据宽度而不考虑频率，如果所选频率和存储器部分不支持数据宽度，则使用警告符号
  - CR 549006
- 改进了引脚分配算法，从而使数据和地址组信号适合DDR3 Virtex-6设计的单个存储区
  - CR 538492
- datasheet.txt包含每个bank使用的所有引脚的信息
  - CR 538474
- MIG 3.4-Bank Selection页面不允许所有数据信号适合Bank 33和32
  - CR 562097
- MCB设计没有“引脚兼容的FPGA”选项
  - CR 542584
- 支持跨多个控制器的Bank共享，用于Virtex-6 DDR3 SDRAM和QDRII + SRAM设计
  - CR 528879
- 提供了mig.prj和xmdf.tcl文件的相对路径，而不是MIG创建的out文件中的绝对路径，以便在Linux和NT平台上重新定制项目
  - CR 554200

的Virtex-6
- （Xilinx答复35742） MIG v3.0-3.4 Virtex-6 DDR2 SDRAM – DDR2_RAS_N上的时序错误
- 解决了多控制器设计仿真的问题
  - CR 554750
- 在DDR3 SDRAM设计的“创建自定义部件”选项中为“行地址”选择值16选项，以便可以创建8Gb / 4Gb部件
  - CR 550470

Virtex-5的
- （Xilinx答复35248） MIG v3.4 Virtex-5 FPGA – 使用Synplify流的所有VHDL示例设计输出都将在硬件中失败
- （Xilinx答复36335） MIG v3.3，v3.4 Virtex-5 DDR2 – 数据损坏发生在读突发的开始或结束时
- 阶段4校准训练模式序列更改为EE（rise_data）和11（fall_data）以增加校准点时序裕度
  - CR 559837
- 为QDRII SRAM设计的地址FIFO提供了可选的非fifo接口
  - CR 557817
- 初始化信号precharge_ok_cnt_r以确保在尚未发生写入时正确的读取行为
  - CR 550687

Virtex-4的
- （Xilinx答复35291） MIG v3.4 – Virtex-4 – RLDRAMII – 在仿真VHDL设计期间发生迭代限制错误
Spartan-6的
- （Xilinx答复35978） MIG Spartan-6 MCB – 读取突发的最后一个字在硬件中失败 – 所有MCB设计都需要进行比特流更新
- （Xilinx答复35976） MIG Spartan-6 MCB – 设计不会复位，需要重启功能才能重新获得功能 – 需要更新SW / IP
- （Xilinx答复35818） Spartan-6 FPGA – DDR2和DDR3接口的内存控制器模块（MCB）性能变化
- （Xilinx答复35044） 11.5 / 12.1 Spartan-6位置 – 时钟布局器不考虑较大器件中正确的PLL_ADV与BUFFPLL_MCB连接 – 导致硬件中的MIG / MPMC MCB校准失败
- （Xilinx答复35499） MIG v3.4 Spartan-6流程生成器 – 128位双向端口示例设计在硬件中不起作用
- （Xilinx答复35250） MIG Spartan-6 MCB – MIG生成的ise_flow.bat脚本文件在Windows上的XST期间产生错误
- （Xilinx答复35238） MIG v3.4 Spartan-6 MCB LPDDR – MIG生成的ise_flow.bat脚本文件缺少BitGen命令来创建位文件
- （Xilinx答复35245） MIG Spartan-6 MCB – 用户界面在校准完成之前无法发送命令（cal_done断言）
- （Xilinx答复35289） MIG v3.4，Spartan-6 FPGA LPDDR – 运行LPDDR设计时，流程发生器在长写突发后停止发送命令。
- （Xilinx答复35290） MIG v3.4，Spartan-6L – 使用Synplify Pro作为综合工具并针对低功耗Spartan-6器件时出错
- （Xilinx答复35485） MIG Spartan-6 – DDR2 – 使用Synplify Pro进行综合时，设计无法通过硬件发送数据。
- （Xilinx答复35057） MIG v3.4，v3.4 – Spartan-6 – MCB似乎违反了DDR2初始化序列
- （Xilinx答复35869） MIG v3.4 – Spartan-6 – 使用ModelSim PE仿真示例设计时，出现“迭代限制”错误。
- 修改了LPDDR部件的频率支持范围，从75-200 MHz到30-200 MHz
  - CR 555983
- 支持x16微米内存部分，用于DDR3 SDRAM设计
  - CR 551990

已知的问题

Virtex-6 MIG设计
（Xilinx答复36554） MIG v3.5，Virtex-6多控制器设计 – 当控制器需要单独的REFCLK频率（200和300MHz）时，MAP发生故障
 （Xilinx答复36477） MIG v3.5，Virtex-6 DDR3 / QDRII + – 错误：位置：911 – CONFIG DCI_CASCADE =“34,35”不是有效约束。
（Xilinx答复36573） MIG v3.5，Virtex-6 DDR3 / QDRII + – 无法在DCI级联主/从存储体之间放置系统时钟

Spartan-6 FPGA MCB
（Xilinx答复37704） MIG v3.5 Spartan-6 MCB – 当C_SIMULATION = FALSE时，校准未完成（calib_done = 0）
（Xilinx答复34046） MIG v3.3-3.5，Spartan-6 LPDDR – 不支持校准和未校准输入端接功能
 （Xilinx答复36550） MIG v3.5，Spartan-6 MCB – Synplify在MIG输出设计上失败
 （Xilinx答复36575） MIG v3.0-3.5，Spartan-6 MCB – 刷新周期太大

Spartan-3 FPGA设计
（Xilinx答复36553） MIG v3.5，Spartan-3A DSP DDR SDRAM – 使用Synplicity综合时，MAP在MIG输出设计上失败

修订记录
8/31/10 – 增加了已知问题AR37704