12.2 PlanAhead  – 创建VHO文件后无法为CORE Generator内核生成VEO-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.2 PlanAhead – 创建VHO文件后无法为CORE Generator内核生成VEO

描述

我使用默认设置HDL类型生成了一个核心,它生成了一个VHO文件。然后,我打开了项目设置,将IP语言更改为Verilog,并重新生成了核心。我期待一个VEO,但我仍然得到一个VHO。

这是预期的行为吗?

这是12.1和12.2的预期行为;首次创建IP时定义HDL设置。从12.3开始,在自定义IP时读取HDL设置。

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