“合成工具”如何处理RTL代码中声明的未使用的输入和输出端口,而不使用(逻辑不被分配给IO端口)?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

“合成工具”如何处理RTL代码中声明的未使用的输入和输出端口,而不使用(逻辑不被分配给IO端口)?

合成工具将删除设计中声明的未使用的输入端口。

对于未使用的输出端口,该工具可以将它们绑定到GND或留下三重声明。你可以在合成工具的RTL视图中查看这一点。

建议将一些值分配给输出端口,而不是让它们不连接。

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