为什么Gen3配置中的PCI Express硬核IP会定期从L0 LTSSM状态转换到恢复状态?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Gen3配置中的PCI Express硬核IP会定期从L0 LTSSM状态转换到恢复状态?

如果接收(RX)物理编码子层(PCS)接收的数据与SKP或SKP END模式相同,则PCI®Express实例的Gen3硬IP可以从L0转换为恢复并再次返回。 PCS块同步器将错误地将这些解释为有效的SKP有序集并重新对齐数据。这导致数据块边界被破坏。这不会导致数据丢失,因为在LTSSM返回到L0状态后将重新发送受影响的数据。

PIPE接口上此事件的签名如下:
·受影响车道的PIPE rxdata与SKP数据模式(AAAAAAAA,AAAAAAAA)或SKP END模式(AAAAAAAA,XXXXXXE1)相匹配。
·受影响的通道的PIPE rxvalid信号取消断言,直到LTSSM恢复事件结束。
·受影响通道的PIPE rxstatus信号报告3’b100(解码错误或视差错误)。

稀疏数据很少与SKP模式或SKP END模式完全匹配。有些系统可能会看到每隔几个小时发生一次。此问题对链路带宽的影响可以忽略不计。

解决/修复方法

此问题没有预定的解决方法或修复方法。无需任何操作。

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