FPGA上电触发器的输出状态是什么？我的设计寄存器的复位引脚既不绑定到GSR，也不连接LSR。

即使在RTL中不使用GSR/LSR，GSR总是在比特流下载期间使用，以重置触发器直到下载完成时的点。
因此寄存器的Q输出状态在PUPUP上为0。这假设寄存器的时钟输入处于稳态逻辑低电平。