在MaxxO2-内置振荡器中，用户如何约束晶格和菱形软件中的位置和路由（PAR）以覆盖5%个频率容差变化？

在格子菱形3.3和以后，PAR将接受频率限制在标称频率设置之上的5.5%以上，以覆盖振荡器在PVT上的时序变化。这可以通过在晶格优先文件（*.LPF文件）中添加约束来完成，这将取代内部OSCI。在HDL中定义的频率。

例如：

假设内部振荡器频率为53.2MHz，加上5%的容差，频率为55.86MHz。

为了使PAR生成55.86MHz的定时报告，或者在56MHz（在工具允许的范围内），在LPF文件中包含以下约束；

频率网“OSCA CLK”56兆赫；

上述约束中提到的“OSCGLCK”是内部振荡器的时钟网络名称。

一旦PAR过程完成，检查PAR跟踪报告。你会发现56MHz的定时报告。

对于钻石3.2和以前，解决办法是使用下一个可用的更高的频率值从MaCHXO2锁相环PLL的设计与使用指南（TN1199），表13-15，OSCH支持的频率设置，PAR跟踪将使用它来创建设计的时序报告。

例如：

让我们考虑与上述相同的例子，内部振荡器的频率是53.2MHz，并且增加5%的容差，频率为55.86MHz。来自TN1199的下一个更高的有效频率值，表13-15，是62.50MHz。

因此，为了满足5%的容忍度，在L.LPF文件中添加以下约束；

频率网“OSCA CLK”66.50兆赫；

用户现在应该能够看到时间报告是6650MHz产生的。