LATTICE的FPGA使用LVDS差分管脚时怎么约束？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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      1. 用图形化工具， 工具栏spreadsheet==》选项卡Port Assignments => Pin一列 里将相应管脚设置为LVDS即可。
      2. 文本化约束，在LPF文件中输入,如下是约束LVDS7：1的端口：

        IOBUF PORT “rclk_in” IO_TYPE=LVDS BANK_VCCIO=2.5 ;
        IOBUF PORT “R0_odd” BANK_VCCIO=2.5 IO_TYPE=LVDS ;
        IOBUF PORT “R1_even” BANK_VCCIO=2.5 IO_TYPE=LVDS ;
        IOBUF PORT “R1_odd” BANK_VCCIO=2.5 IO_TYPE=LVDS ;
        IOBUF PORT “R2_even” BANK_VCCIO=2.5 IO_TYPE=LVDS ;
        IOBUF PORT “R2_odd” BANK_VCCIO=2.5 IO_TYPE=LVDS ;
        IOBUF PORT “R3_even” BANK_VCCIO=2.5 IO_TYPE=LVDS ;
        IOBUF PORT “R3_odd” BANK_VCCIO=2.5 IO_TYPE=LVDS ;

      7年前
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