请教大家LATTICE ICE系列FPGA的ICE40HX1K(CB132) 的LVDS差分对怎么使用？

ICE的LVDS差分对使用可以参考文档《UsingDifferentialIOLVDSSubLVDSiniCE40Devices.pdf》，文档中有verilog代码片段，可能由于这个比较简单，我没有在官网找到工程可以参考。

VHDL的代码示例没有提供，我写了一下（本人不懂VHDL，以下内容仅供参考）：

1.首先你要搞清楚你要用哪种类型的LVDS差分对，有三种，如下表（文档第8页），分别是LVDS差分输入原语SB_IO、LVDS差分输出原语SB_IO、LVDS差分时钟SB_GB_IO，其中输入输出的原语都是SB_IO，只是要注意如果是LVDS差分输出，在锁定管脚时IO属性要设为SB_LVCMOS。

2.假定你用的是LVDS输入，那么按上表，原语是SB_IO，按照SB_IO这个表（文档第8页）的端口定义，先按VHDL的格式声明这个SB_IO元件。

SB_IO元件声明大概如下（本人不懂VHDL，以下内容为检索网络所得，仅供参考）, 每个端口的定义及位宽详见文档。

3.然后在你需要使用地方按VHDL的格式例化一个SB_IO。

另外两种原语类似。

还是贴一段我的代码吧：

-- LIBRARY IEEE;

-- USE IEEE.STD_LOGIC_1164.ALL;

-- USE IEEE.STD_LOGIC_ARITH.ALL;

-- USE IEEE.STD_LOGIC_UNSIGNED.ALL;

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
--library    work;
use    work.std_logic_SBT.all;

ENTITY test_lvds IS
    PORT(
            clkIn: IN STD_LOGIC;
            lvds_in: inout STD_LOGIC;
            data_o: out STD_LOGIC);
END ENTITY test_lvds;

ARCHITECTURE one OF test_lvds IS

    signal clock_en :std_logic := '1';
    signal latch_input_val :std_logic := '0';
    signal output_en :std_logic := '0';
    signal in_rising, in_falling:std_logic;
    signal out_rising, out_falling:std_logic;
    signal clkOut:std_logic;

component SB_IO 

    generic (
            NEG_TRIGGER : bit                        :=    '0';
            PIN_TYPE    : bit_vector (5 downto 0)    :=    "000000";
            PULLUP        : bit                        :=    '0';
            IO_STANDARD    : string                    :=    "SB_LVCMOS"
            );
    port 
        (
        D_OUT_1             : in std_logic;
        D_OUT_0             : in std_logic;  
        CLOCK_ENABLE        : in std_logic;
        LATCH_INPUT_VALUE    : in std_logic;
        INPUT_CLK            : in std_logic;

        D_IN_1                : out std_logic;
        D_IN_0                : out std_logic;
        OUTPUT_ENABLE        : in std_logic    :='H';
        OUTPUT_CLK            : in std_logic;
        PACKAGE_PIN            : inout    std_ulogic
        ); 

end component;

BEGIN
    --y <=a WHEN s='0' ELSE
    --    b WHEN s='1';

    u1:SB_IO port map(
        D_OUT_1 => out_rising,    --Data output. For DDR output modes, this is the value clocked out on the rising edge of the OUTPUT_CLOCK.
        D_OUT_0 => out_rising,    --Data output used in DDR output modes. This is the value clocked out on the falling edge of the OUTPUT_CLOCK.
        CLOCK_ENABLE => clock_en,    --Clock enable input: 0 = Flip-flops hold their current value, 1 = Flip-flops accept new data on the active clock edge
        LATCH_INPUT_VALUE => latch_input_val,    --iCEgate latch input. 0 = Input data flows freely, 1 = Last data value on pad held constant to save power
        INPUT_CLK => clkIn,    --Clock for all input flip-flops.
        D_IN_1 => in_rising,        --Data input. For DDR input modes, this is the value clocked into the device on the rising edge of the INPUT_CLOCK.
        D_IN_0 => in_falling,        --For DDR input modes, this is the value clocked into the device on the falling edge of the INPUT_CLOCK.
        OUTPUT_ENABLE => output_en,    --Enables the output buffer: 0 = Output disabled, 1 = Output enabled.
        OUTPUT_CLK => clkOut,    --Clock for all output flip-flops.
        PACKAGE_PIN => lvds_in);    --Connection to top-level input, output, or bidirectional signal port.
    data_o <= in_rising AND in_falling; 
END ARCHITECTURE one;