当使用仅PHY选项生成UniPHY控制器时,为什么示例设计仿真失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

当使用仅PHY选项生成UniPHY控制器时,为什么示例设计仿真失败?

在仿真仅具有PHY选项的UniPHY控制器的示例设计时,控制器* _e0_c0实例中的某些端口未连接,导致仿真失败。

解决/修复方法

解决方法是在* _e0.v文件的* _example_sim_e0_c0实例中将所有未连接的输入端口绑定为零。

此问题将在Quartus®II软件的未来版本中修复。

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