LogiCORE IP三态以太网MAC v5.5  –  Vivado  – 在没有地址过滤器的情况下生成核心时出现定时故障-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP三态以太网MAC v5.5 – Vivado – 在没有地址过滤器的情况下生成核心时出现定时故障

描述

在Vivado工具流程中使用三态以太网MAC v5.5时,如果没有为内核生成地址过滤器,则会看到失败的时序路径。

路径是:

来源:* / trimac_top / TRI_SPEED.TRIMAC_INST / addr_filter_top / addr_regs.promiscuous_mode_reg_reg / C
(上升沿触发的单元FDCE由clkout1提供时钟)
目的地:* / trimac_top / TRI_SPEED.TRIMAC_INST / addr_filter_top / address_filter_inst / resync_promiscuous_mode / data_sync / D
(上升沿触发的单元FDCE由rx_clk提供时钟)

该路径可以由最大延迟约束覆盖。

可以添加以下XDC约束来覆盖路径:

set_max_delay -from [get_cells -hier -filter {name =〜* addr_filter_top / addr_regs.promiscuous_mode_reg_reg}] -to [get_cells -hier -filter {name =〜* addr_filter_top / address_filter_inst / resync_promiscuous_mode / data_sync}] 6 -datapath_only

如果在ISE工具流中使用核心,则此问题不适用。

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