用于PCI Express的7系列集成模块 – 在生成x8Gen2内核时,xcl.72中的用户clk2错误地限制在XDC文件中-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express的7系列集成模块 – 在生成x8Gen2内核时,xcl.72中的用户clk2错误地限制在XDC文件中

描述

找到版本 :v1.7
已解决的版本和其他已知问题 :请参阅(Xilinx答复40469)

在为PCI Express v1.7内核生成7系列内置块时,userclk2被错误地限制为125 MHz而不是250 MHz。

这是一个已知问题,可以在下一版本的核心版本中修复。

注意 :“找到版本”是指首次发现问题的版本。问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

修订记录
10/23/2012 – 初始版本

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