2012.3 Vivado  –  PinPlanning:当拖放到精心设计的包装视图时,差异端口将被放置在错误的站点中-Altera-Intel社区-FPGA CPLD-ChipDebug

2012.3 Vivado – PinPlanning:当拖放到精心设计的包装视图时,差异端口将被放置在错误的站点中

描述

我创建了一个带差分端口的设计。

当我打开精心设计时, I / O端口选项卡将预期的差分信号显示为LVDS *类型,并在Neg Diff Pair下显示预期的端口名称。

拖放差分端口对时,端口不会按预期放置在匹配的P侧和N侧端口位置。

引脚分开并放置在不相关的P和N引脚上或两个P侧引脚上。

保存并运行设计后,我看到以下DRC警告:

位于<>,<>的差分端子_p,_n具有不相容的极性。

能告诉我如何克服这个问题吗?

只有在尝试通过精心设计进行I / O规划时才会出现此问题。

如果放置在综合设计中,端口将被正确放置。

此问题已在Vivado 2013.1及更高版本中得到解决。

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