Vivado 2012.3中7系列GTZ收发器向导的已知问题和解决方法

描述

此答复记录涵盖了针对Vivado 2012.3中GTZ收发器的7系列FPGA收发器向导2.3版的已知问题。

解

端口和属性更改：

1. 八进制包装器中的端口CFGDEBUGMODEB [2：0]（gtwizard_v2_3_octal0.v）应该绑定为高而不是低（tied_to_vcc_vec_i [2：0]而不是tied_to_ground_vec_i [2：0]）
2. 八进制包装器中的端口CFGFORCESEUERRB [1：0]（gtwizard_v2_3_octal0.v）应该绑定为高而不是低（tied_to_vcc_vec_i [1：0]而不是tied_to_ground_vec_i [1：0]）
3. 八进制包装器中的端口CFGREADBACKB（gtwizard_v2_3_octal0.v）应该绑定为高而不是低（tied_to_vcc_vec_i而不是tied_to_ground_vec_i）
4. 对于RAW模式设计，请修改gtwizard_v2_3_gt_frame_check.v文件的第392行：

if（rx_data_aligned！= bram_data_r）

将此更改为：

if（rx_data_aligned！= bram_data_c）

5. 如果修改了向导生成的设计以驱动DRPCLK和CFGCLK，则驱动DRPCLK0，CFGCLK和DRPCLK1的BUFG应分别锁定到BUFG_X0Y14，BUFG_X0Y15，BUFG_X0Y17。
   例如，将此行添加到xdc文件：

set_property LOC BUFGCTRL_X0Y14 [get_cells -hier -filter {name =〜* drpclk0_buf}]

6. 海滨的端口B2M_RSVDIN（gtwizard_v2_3_beachfront.v）应该被驱动到15’b111100000000000而不是15’h0000
7. 八进制包装器（gtwizard_v2_3_octal0.v）中的属性SBUS_CLK_DIV_NON_2N_RESET_VAL应该被驱动到12’hFFF而不是12’h000

CTLE调整：

除了上面提到的2012.3向导的端口和属性更改之外，还需要调整CTLE。

有关CTLE调谐过程的详细信息，请参阅7系列FPGA GTZ收发器用户指南（UG478 v2.0或更高版本）。

注意 ：“找到的版本”列出了首次发现问题的版本。早期版本中也存在此问题，但尚未执行特定测试来验证早期版本。这是核心延迟的问题。