LogiCORE IP缺陷像素校正 –  Vivado 2013.1和更新工具版本的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP缺陷像素校正 – Vivado 2013.1和更新工具版本的发行说明和已知问题

描述

此答复记录包含LogiCORE IP缺陷像素校正核心的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。
有关过去的已知问题日志和ISE支持信息,请参阅XTP025 – IP版本说明指南

LogiCORE IP缺陷像素校正核心IP页面:
http://www.xilinx.com/content/xilinx/en/products/intellectual-property/ef-di-def-pix-corr.html

注意:不建议用于新设计。自2014.1起,核心将从IP目录中删除。请联系我们的IP合作伙伴Xylon,获取与缺陷像素校正相关的解决方案。

一般信息

支持的器件可在以下位置找到:

有关所有版本的新功能和添加的器件支持的列表,请参阅Vivado设计工具中的核心可用的更改日志文件。

版本表

此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。

核心
Vivado工具
v7.0(Rev。3) 2013.4
v7.0(Rev。2) 2013.3
v7.0(Rev。1) 2013.2
V7.0 2013.1

一般指导

下表提供了使用LogiCORE IP缺陷像素校正核心时的一般指导的答案记录。

答案记录 标题
N / A N / A

已知和已解决的问题

下表提供了LogiCORE IP缺陷像素校正核心的已知问题,从v7.0开始,最初在Vivado 2013.1中发布。

注意: “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

答案记录 标题 找到版本 版本已解决
(Xilinx答复59494) 启用调试功能时,没有视频通过 V7.0 N / A
(Xilinx答复58423) 当尝试读取寄存器地址0x120时,为什么会出现rresp = 0x2从站错误? v6.01.a v6.01.a
(Xilinx答复57773) 当在生成时启用“包括调试功能”选项时,为什么在使用某些视频IP中可用的TEST_PATTERN或BYPASS选项时TREADY会停止? v6.01.a N / A
(Xilinx答复52215) 为什么我的核心在严重警告时失败? v6.01.a v7.0(Rev。2)
(Xilinx答复56274) Vivado 2013.2多媒体视频和影像 – 如何在我的设计中正确约束视频IP? V7.0 v7.0(Rev。2)
(Xilinx答复55980) 当AXI4-Stream时钟频率与AXI4-Lite接口时钟频率不同时,为什么我会在AXI4-Lite总线上看到写入失败? V7.0 v7.0(Rev。1)

修订记录

09/09/2014 – 添加(Xilinx答复59494)
04/16/2014 – 注意:不建议用于新设计。自2014.1起,核心将从IP目录中删除。请联系我们的IP合作伙伴Xylon,获取与缺陷像素校正相关的解决方案。
11/18/2013 – 新增(Xilinx答复58423)
10/23/2013 – 在版本表中添加了v7.0( Rev。2)(Xilinx答复57773)并更新了2013.3的已知和已解决问题表。
06/19/2013 – 在版本表中添加了v7.0(Rev。1), (Xilinx答复56274)(Xilinx答复55980)
04/03/2013 – 初始版本
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