用于PCI Express v1.6的7系列集成模块 –  Artix-7 FPGA的RX_CM_TRIM设置不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express v1.6的7系列集成模块 – Artix-7 FPGA的RX_CM_TRIM设置不正确

描述

本文介绍了PCIe核心v1.6或更早版本中错误的Artix-7 GTP收发器设置,这可能导致PCI Express链路训练问题。

PCI Express内核v1.6或将RX_CM_TRIM [3:0]属性错误地预设为3’b010(250 mV共模)。当RX_CM_SEL [1:0] = 2’b11(可编程)时,应将其更新为4’b1010(800 mV共模)的正确设置。

这将在未来版本的PCI Express核心中修复。

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