适用于Vivado 2013.1和更新工具版本的LogiCORE IP MII到RMII的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

适用于Vivado 2013.1和更新工具版本的LogiCORE IP MII到RMII的发行说明和已知问题

描述

此答复记录包含MII到RMII IP核的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。

LogiCORE MII到RMII核心IP页面:

http://www.xilinx.com/content/xilinx/en/products/intellectual-property/reduced_media_independent_interface.html

一般信息

支持的器件可在以下三个位置找到:

有关所有版本的新功能和添加的器件支持列表,请参阅Vivado中核心可用的更改日志文件。

版本表

此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。

核心版本 Vivado工具版
v2.0(Rev.11) 2016.2
v2.0(Rev。10) 2016.1
v2.0(Rev。9) 2015.4
v2.0(Rev。8) 2015.3
v2.0(Rev。7) 2015.1
v2.0(Rev。6) 2014.3
v2.0(Rev。5) 2014.2
v2.0(Rev。4) 2014.1
v2.0(Rev。3) 2013.4
v2.0(Rev。1) 2013.2
V2.0 2013.1


一般指导

下表提供了使用LogiCORE MII到RMII IP Core时的一般指导的答复记录。

答案记录 标题
(Xilinx答复55248) Vivado时序和IP约束


已知和已解决的问题

下表提供了MII到RMII IP内核的已知问题,从最初在Vivado 2013.1工具中发布的v2.0开始。

注意: “找到的版本”列列出了首次发现问题的版本。

问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

有关详细信息,另请参阅更改日志。

答案记录 标题 找到版本 版本已解决
(Xilinx答复66942) MII到RMII v2.0 – 设计无法满足MII到RMII核心的保持违规时间 V2.0 2016.1


修订记录

2013年4月3日 初始发行
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