用于PCI Express v1.6的7系列集成块包装器(Vivado 2012.2) – 不将列车与XCV72000T器件连接-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express v1.6的7系列集成块包装器(Vivado 2012.2) – 不将列车与XCV72000T器件连接

描述

找到版本 :v1.4
已解决的版本和其他已知问题 :请参阅(Xilinx答复40469)

如果在XC7V2000T器件上实现用于PCI Express v1.6内核的7系列集成块包装器,则不会出现链接。

生成的核心包装器中的PCIE_USE_MODE参数的默认值为“3.0”。
要解决链接培训问题,请将此参数值更改为“1.0”。

修订记录
08/15/2012 – 初始版本

注意: “找到的版本”是指首次发现问题的版本。问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

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