Vivado 2012.2中7系列GTZ收发器向导的已知问题和解决方法-Altera-Intel社区-FPGA CPLD-ChipDebug

Vivado 2012.2中7系列GTZ收发器向导的已知问题和解决方法

描述

本答复记录涵盖Vivado Design Suite 2012.2中针对GTZ收发器的7系列FPGA收发器向导v2.2的已知问题

  1. beachfront_placeNroute.tcl文件不适用于Vivado Synthesis。
    需要新的beachfront_placeNroute.tcl文件。
  2. 运行report_timing_summary时会出现最小脉冲宽度违规

为了在Vivado 2012.2中成功使用7系列收发器向导输出,您必须:

  1. 安装Vivado 2012.2更新版本(2012.2.1),该版本可从http://www.xilinx.com/support/download/index.htm获得
  2. 将输出./implement目录中的现有beachfront_placeNroute.tcl替换为附加到此答复记录的目录。
  3. 编辑./example_design/gtwizard_v2_2_0_exdes.xdc XDC约束(确保使用适用于您的示例设计的时间段):
例如(假设期间为6.206),请替换:

create_clock -name rxusrclk1 -period 6.206 rxusrclk1
create_clock -name txusrclk0 -period 6.206 txusrclk0

附:

create_clock -name TXOUTCLK0 -period 6.206 [get_pins -hierarchical * gtze2_octal_north / TXOUTCLK0]
create_generated_clock -name TXUSRCLK0 -divide_by 1 -source [get_pins -hierarchical * gtze2_octal_north / TXOUTCLK0] [get_pins -hierarchical -filter {name =〜* gtze2_inf_north * clkbuflbtx0 * CLKOUT}]
create_clock -name RXOUTCLK0 -period 6.206 [get_pins -hierarchical * gtze2_octal_north / RXOUTCLK0];
create_clock -name DRPCLK_IN -period 20 [get_ports DRPCLK_IN]

注意:您仍会在TXUSRCLK0和mmcm_clk_out_rx1上看到最小脉冲宽度违规。

这些将在Vivado 2012.3中修复,并且可以在Vivado 2012.2中安全地忽略。

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名称 文件大小 文件类型
beachfront_placeNroute.tcl 101 KB TCL
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