用于PCI Express的AXI桥接器 – 存储器写入地址0x0000_0000被视为Gen1X8和Gen2X4端点配置中的MSI请求-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express的AXI桥接器 – 存储器写入地址0x0000_0000被视为Gen1X8和Gen2X4端点配置中的MSI请求

描述

发现版本:v1.03a
已解决的版本和其他已知问题:请参阅(Xilinx答复44969)

如果我尝试执行写入(存储器写入)到地址0x0000_0000,则该请求被误认为是MSI请求。在端点配置中,核心永远不应该寻找MSI请求。

这是一个已知问题,计划在核心的14.14版本中修复。

要解决此问题,可以将以下表达式添加到axi_enhanced_rx_demux模块中,其中pkt_addr == msi_address && pkt_typr [4] == 1’b 0:

&& C_ROOT_PORT == TRUE

修改后的代码

if(pkt_addr == msi_address && pkt_typr [4] == 1’b 0 && C_ROOT_PORT == TRUE)开始

修订记录
7/25/2012 – 初始版本

注意: “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

请登录后发表评论

    没有回复内容