LogiCORE IP三态以太网MAC v5.3 – 如果使用VHDL RGMII 1G示例设计，BUFGMUX实例化会导致综合错误

描述

如果您使用VHDL为仅1G RGMII接口生成的三态以太网MAC v5.3示例设计，则在综合期间会发生错误。

此配置仅发生此问题。

出现以下错误：

解析实体的架构。
错误：HDLC编译器：1314 – “C：\ designs \ coregen \ z7 \ tri_mode_eth_mac_v5_3 \ example_design \ physical \ tri_mode_eth_mac_v5_3_rgmii_v2_0_if.vhd”第349行：正式端口/通用<i>未在<bufgmux>中声明
错误：HDLC编译器：854 – “C：\ designs \ coregen \ z7 \ tri_mode_eth_mac_v5_3 \ example_design \ physical \ tri_mode_eth_mac_v5_3_rgmii_v2_0_if.vhd”第123行：单元<phy_if>由于先前的错误而被忽略。
VHDL文件C：\ designs \ coregen \ z7 \ tri_mode_eth_mac_v5_3 \ example_design \ physical \ tri_mode_eth_mac_v5_3_rgmii_v2_0_if.vhd因错误而被忽略

解

当应该使用BUFG时，实例化BUFGMUX。

要解决此问题，请在core_name _rgmii_v2_0_if.vhd文件中更改以下内容：

bufg_gmii_rx_clk：BUFGMUX
港口映射（
I => rx_clk0，
O => rx_clk_int
）;

至：

bufg_gmii_rx_clk：BUFG
港口映射（
I => rx_clk0，
O => rx_clk_int
）;