为什么连接类型仍然是在Clarity中声明的“pad-pin”,即使信号没有进入I / O引脚而是进入内部逻辑?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

为什么连接类型仍然是在Clarity中声明的“pad-pin”,即使信号没有进入I / O引脚而是进入内部逻辑?

我们用于模块和IP的Clarity Designer构建器(例如cmos-to-dphy)旨在独立运行,因此它会自动生成pad-pin类型的连接。当这个IP模块作为更大设计的一部分使用或连接时,这已经是一个已知问题。。但是,由于误导性连接类型,这不会破坏功能

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