描述
此答复记录包含LogiCORE IP 3GPP LTE UL信道解码器核心的发行说明和已知问题，包括以下内容：
- 一般信息
- 已知和已解决的问题
- 修订记录
本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。
有关过去的已知问题日志和ISE支持信息，请参阅XTP025 – IP版本说明指南 。
LogiCORE IP 3GPP LTE UL信道解码器核心IP页面：
http://www.xilinx.com/content/xilinx/en/products/intellectual-property/do-di-chdec-lte.html
解
一般信息
支持的器件可在以下三个位置找到：
- LogiCORE IP 3GPP LTE UL信道解码器核心产品指南
- LogiCORE IP 3GPP LTE UL信道解码器核心IP
- 打开Vivado工具 – > IP目录，右键单击IP并选择“Compatible Families”
有关所有版本的新功能和添加的器件支持列表，请参阅Vivado中核心可用的更改日志文件。
版本表
此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。
| 核心版本 | Vivado工具版 |
|---|---|
| v4.0（Rev。5） | 2014.2 |
| v4.0（Rev。4） | 2014.1 |
| v4.0（Rev。3） | 2013.4 |
| v4.0（Rev。2） | 2013.3 |
| v4.0（Rev。1） | 2013.2 |
| V4.0 | 2013.1 |
一般指导
下表提供了使用LogiCORE IP 3GPP LTE UL信道解码器内核时的一般指导的答案记录。
| 答案记录 | 标题 |
|---|---|
| N / A | N / A |
已知和已解决的问题
下表提供了LogiCORE IP 3GPP LTE UL信道解码器内核的已知问题，从最初在Vivado 2013.1中发布的v4.0开始。
注意： “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。
| 答案记录 | 标题 | 找到版本 | 版本已解决 |
|---|---|---|---|
| （Xilinx答复58760） | 使用VCS进行仿真时，可能会发现event_irictrl_waiting输出行为不正确 | V4.0（Rev.3） | N / A |
| （Xilinx答复58588） | 当预期> 250MHz时，某些核心配置无法满足100MHz | v4.0（Rev.3） | N / A |
| （Xilinx答复58586） | Vivado 2013.4中生成的核心不提供产品指南中描述的demo_tb / wave_ <component_name> .do文件 | V4.0（Rev.2号） | N / A |
| （Xilinx答复57928） | 为什么核心输出与Cadence IES 12.20.016不正确的数据？ | v4.0（Rev。2） | N / A |
| （Xilinx答复53465） | 为什么我的DSP数字通信核心无法仿真错误错误：找不到设计工作<核心名称>？ | V3.0 | V4.0 |
| （Xilinx答复52955） | 这个核心是否支持同时进行软解码和硬解码？ | V3.0 | N / A |
| （Xilinx答复43783） | C模型用户指南（UG 807）是否有错误的库引用？ | V3.0 | N / A |
修订记录
2014年4月20日 – 在版本表和（Xilinx答复60729）中添加了v4.0（第4版）和 v4.0（第5版）
12/12/2013 – 新增（Xilinx答复58760）
11/29/2013 – 新增（Xilinx答复58588）
11/29/2013 – 新增（Xilinx答复58586）
10/11/2013 – 新增（Xilinx答复57928）
04/03/2013 – 初始版本
没有回复内容