适用于Vivado 2013.1和更新工具版本的LogiCORE IP LTE快速傅立叶变换核心的IP版本说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

适用于Vivado 2013.1和更新工具版本的LogiCORE IP LTE快速傅立叶变换核心的IP版本说明和已知问题

描述

此答复记录包含LogiCORE IP LTE快速傅里叶变换核心的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。

有关过去的已知问题日志和ISE支持信息,请参阅XTP025 – IP版本说明指南

LogiCORE IP LTE快速傅里叶变换核心IP页面:
http://www.xilinx.com/content/xilinx/en/products/intellectual-property/ef-di-lte-fft.html

一般信息

支持的器件可在以下三个位置找到:

有关所有版本的新功能和添加的器件支持的列表,请参阅Vivado设计工具中的核心可用的更改日志文件。

版本表
此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。

核心版本 Vivado工具版
v2.0(Rev.6) 2014.4
v2.0(Rev.5) 2014.3
v2.0(Rev.5) 2014.2
v2.0(Rev.4) 2014.1
v2.0(Rev.3) 2013.4
v2.0(Rev.2) 2013.3
v2.0(Rev.1) 2013.2
V2.0 2013.1

一般指导
下表提供了使用LogiCORE IP LTE快速傅里叶变换核心时的一般指导的答案记录。

答案记录 标题
N / A N / A

已知和已解决的问题
下表提供了LogiCORE IP LTE快速傅立叶变换核心的已知问题,从最初在Vivado 2013.1中发布的v2.0开始。
注意: “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

答案记录 标题 找到版本 版本已解决
(Xilinx答复63525) 发生溢出标志时不会置位 v2.0(Rev.6) N / A
(Xilinx答复61375) 使用VCS-MX I-2014.03或VCS-MX I-2014.03-2运行行为仿真时,IP输出的结果不正确。 V2.0(Rev.5号文件) N / A
(Xilinx答复55109) 当使用具有用户定义缩放的流水线,流式I / O架构时,为什么C模型和HDL在溢出输出上不匹配? V1.0 N / A
(Xilinx答复53465) 2012.4 Vivado仿真器 – 为什么我的DSP数字通信核心无法仿真错误:无法找到设计工作<核心名称>? V1.0 V2.0

修订记录
02/11/2015 – 在版本表和(Xilinx答复63525)中添加了v2.0(第5版)和v2.0(第6版

07/07/2014 – 将v2.0(第4 )和 v2.0(第5版)添加到版本表和 (Xilinx答复61375)

04/03/2013 – 初始版本
请登录后发表评论

    没有回复内容