描述
此答复记录包含LogiCORE IP 3GPP LTE DL信道编码器核心的发行说明和已知问题，包括以下内容：
- 一般信息
- 已知和已解决的问题
- 修订记录
本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。
有关过去的已知问题日志和ISE支持信息，请参阅XTP025 – IP版本说明指南 。
LogiCORE IP 3GPP LTE DL信道编码器核心IP页面：
http://www.xilinx.com/content/xilinx/en/products/intellectual-property/do-di-chenc-lte.html
解
一般信息
支持的器件可在以下三个位置找到：
- LogiCORE IP 3GPP LTE DL信道编码器核心产品指南
- LogiCORE IP 3GPP LTE DL信道编码器核心IP
- 打开Vivado软件 – > IP目录，右键单击IP并选择“兼容系列”
有关所有版本的新功能和添加的器件支持列表，请参阅Vivado中核心可用的更改日志文件。
版本表
此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。
| 核心版本 | Vivado工具版 |
|---|---|
| V3.0 | 2013.1 |
一般指导
下表提供了使用LogiCORE IP 3GPP LTE DL信道编码器内核时的一般指导的答案记录。
| 答案记录 | 标题 |
|---|---|
| N / A | N / A |
已知和已解决的问题
下表提供了LogiCORE IP 3GPP LTE DL通道编码器内核的已知问题，从v3.0开始，最初在Vivado 2013.1中发布。
注意： “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。
| 答案记录 | 标题 | 找到版本 | 版本已解决 |
|---|---|---|---|
| （Xilinx答复55057） | 2013年LTE DL通道编码器v3.0在测试平台（VHDL或Verilog）中无法使用xsim：“不能 在库工作中找到设计单元work.tb_lte_dl_channel_encoder_v3_0_0“ |
V3.0 | N / A |
| （Xilinx答复55061） | 发出警告：[IP_Flow 19-1037]没有可用于更新模型参数的方法 Vivado GUI中的IP自定义期间的“c_mem_init_prefix” |
V3.0 | N / A |
| （Xilinx答复55062） | v2.2核心设计在仿真中失败“＃**失败：错误：CCH输出数据失败 比较Mismatch“ |
V2.2 | V3.0 |
| （Xilinx答复36670） | 使用ICH通道编码器时为什么会收到数据包错误？ | V2.1 | N / A |
| （Xilinx答复35766） | 当我使用小于17位的DCI格式时，为什么会收到仿真错误 在LTE标准36.212 v9.0？ |
V2.0 | N / A |
修订记录：
04/03/2013 – 初始版本
没有回复内容