LogiCORE IP AXI UART16550  – 适用于Vivado 2013.4及更早版本工具的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP AXI UART16550 – 适用于Vivado 2013.4及更早版本工具的发行说明和已知问题

描述

此答复记录包含AXI UART16550的发行说明和已知问题,包括以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订记录

本发行说明和已知问题答复记录适用于Vivado 2013.4及更早版本工具中生成的核心
有关过去的已知问题日志和ISE支持信息,请参阅XTP025 – IP版本说明指南

LogiCORE AXI UART16550 IP页面:
http://www.xilinx.com/content/xilinx/en/products/intellectual-property/axi_uart16550.html

一般信息

支持的器件可在以下三个位置找到:

有关所有版本的新功能和添加的器件支持列表,请参阅Vivado工具中核心可用的更改日志文件。

版本表

此表将核心版本与包含它的第一个Vivado设计工具发行版本相关联。

核心版本 Vivado工具版
2.0 2013.1
1.01.a 2012.4

一般指导

下表提供了使用LogiCORE AXI UART16550时的一般指导的答案记录。

答案记录 标题
(Xilinx答复55248) Vivado时序和IP约束

已知和已解决的问题

下表提供了AXI UART16550的已知问题,从v2.0开始,最初在Vivado 2013.1中发布。

注意: “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中,但尚未执行特定测试来验证早期版本。

Vivado 2013.4没有已知问题。

答案记录 标题 找到版本 版本已解决

修订记录
04/03/2013 – 初始版本
12/18/2013 – 更新于2013.4

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