描述
此答复记录包含LogiCORE IP 10千兆位以太网MAC v11.x核心的发行说明，其中包含以下信息：
- 新功能
- 支持的器件
- Bug修复
- 已知的问题
有关安装说明，一般CORE Generator软件已知问题和设计工具要求，请参阅“ IP版本说明指南” （XTP025）：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
解
v11.6核心的新功能：
- ISE 14.5设计工具支持
v11.5核心的新功能：
- Vivado 2013.4设计工具支持
- WAN模式的配置支持作为核心生成的参数
v11.4核心的新功能：
- ISE 14.2设计工具支持
- Vivado 2012.2设计工具支持
- Artix-7支持（-2和-3速度等级）
- Zynq支持（7z030和7z045部分）
支持的v11.6核心器件：
- 的Virtex-7
- Kintex-7产品
- Artix-7，-2和-3速度等级
- Zynq-7000（7z030和7z045器件）
- Virtex-6 XC CXT / LXT / SXT / HXT
- Virtex-6 XQ LXT / SXT
- Virtex-6 -1L XC LXT / SXT
- Virtex-6 -1L XQ LXT / SXT
- Spartan-6 XC LX / LXT，-3和-4
注：有关完整的器件和封装支持列表，请参阅Xilinx CORE Generator接口（在“支持的系列”下），了解万兆以太网MAC内核。
对于以前版本的“新功能”和“支持的器件”，请参阅生成的核心可用的readme.txt或版本信息文件。
已知的问题
此表将核心版本与包含它的第一个ISE或Vivado设计工具发行版本相关联。
| 核心版本 | ISE工具版 | Vivado工具版 |
| V12.0 | 不支持 | 2013.1 * |
| v11.6 | ISE 14.5 | 不支持 |
| V11.5 | 不支持 | 2012.4 |
| v11.4 | ISE 14.2 | 2012.2 |
| V11.3 | ISE 14.1 | Vivado Design Suite 2012.1不支持 |
| V11.2 | ISE 13.3 | NA |
| V11.1 | ISE 13.1 | NA |
注意：有关v12.0及更高版本核心的发行说明和已知问题，请参阅（Xilinx答复54252） 。
下表提供了10-Gigabit以太网MAC核的已知问题，从v11.1开始，最初在ISE Design Suite 13.1中发布。这是第一个支持7系列器件并具有AXI接口的版本。对于使用旧版用户界面的早期版本的核心，请参阅“版本说明指南”以获取版本说明的答案记录。
注意： “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。
| （Xilinx答复56069） | ISE – 针对Spartan-6器件时有时会出现边际时间 | v11.6 | 在AR中解决问题 |
| N / A | 如果紧接着是另一帧，则接收超出范围的帧不会被统计在统计中。 | V11.5 | v11.6 |
| N / A | 收到12字节的小尺寸框架标记为好 | V11.5 | v11.6 |
| N / A | 发送带有FCS通过的63字节帧时，发送器挂起 | V11.5 | v11.6 |
| N / A | 上电后偶尔发送的第一帧看起来有不正确的FCS | V11.5 | v11.6 |
| N / A | 错误帧后，10GEMAC不会在TX上强制执行最小IFG | V11.5 | v11.6 |
| N / A | 在MTU模式下收到的超过最大长度的帧被标记为良好。 | v11.4 | V11.5 |
| N / A | 1519字节的VLAN帧有时在接收时标记为错误 | v11.4 | V11.5 |
| （Xilinx答复53357） | TX暂停帧暂停时不传输 | V11.1 | V11.5 |
| （Xilinx答复47740） | 中止/欠载后的帧可能会被丢弃 | V11.2 | V11.3 |
| （Xilinx答复45984） | 在某些条件下，自定义序言会下降 | V11.2 | V11.3 |
| （Xilinx答复45081） | 核心返回不正确的版本号 | V11.2 | V11.3 |
| N / A | 最大长度帧之后的本地故障序列可以在具有最大帧大小错误的任何大小的帧之后进行破坏 | V11.2 | V11.3 |
| N / A | 在WAN模式下传输大型巨型帧可能会导致挂起 | V11.2 | V11.3 |
| （Xilinx答复40898） | 当偶尔启用带内FCS和WAN或IFG延迟时，会传输额外的4个字节的IFG | V11.1 | V11.2 |
| N / A | 带内FCS和DIC不能在配置向量上一起启用 | V11.1 | V11.2 |
| N / A | 示例设计中的AXI TX FIFO可能会被卡住 | V11.1 | V11.2 |
| N / A | 功能仿真不适用于VCS | V11.1 | V11.2 |
| N / A | 示例设计中的AXI FIFO可以重复数据的最后一个字 | V11.1 | V11。 2 |
Vivado Design Suite特定的已知问题
| （Xilinx答复52348） | Artix-7器件 – Vivado 2012.3 – 可能需要opt_design -remap选项来避免计时错误 | 尚未解决 |
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