Vivado DSP工具(用于DSP的System Generator)(2012.1) – 为什么在隐藏模式下无法纠正System Generator令牌中的错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

Vivado DSP工具(用于DSP的System Generator)(2012.1) – 为什么在隐藏模式下无法纠正System Generator令牌中的错误?

描述

当从Vivado工具“生成”System Generator设计时,System Generator令牌处于隐藏模式。

在隐藏模式下,我无法更正System Generator令牌中的错误。

为什么会这样?

在“生成”模式下,系统生成器令牌被“隐藏”,因此无法纠正错误(例如,将时钟从DCM更改为时钟启用)。

唯一的解决方案是退出MATLAB,双击Vivado工具中的模型再次启动System Generator,然后更改设置。

有关其他版本的System Generator for DSP发行说明,请参阅(Xilinx答复29595)

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