描述
此答复记录包含LogiCORE IP以太网1000BASE-X PCS / PMA或SGMII的发行说明，包括以下内容：
- 新功能
- 支持的器件
- 已解决的问题
- 已知的问题
有关安装说明，一般CORE Generator工具已知问题和设计工具要求，请参阅“ IP版本说明指南” 。
有关LogiCORE IP以太网1000BASE-X PCS / PMA或SGMII v12.0及更高版本的发行说明，请参阅（Xilinx答复54667） 。
解
最新v11.5核心的新功能
- v11.5在ISE Design Suite 14.5中发布，其中包含以下已知问题中列出的更新
- ISE 14.4工具支持
- Vivado 2012.4工具支持
- 更新了7系列收发器包装文件
最新v11.5核心支持的器件
- 的Virtex-7
- Kintex-7产品
- 产品Artix-7
- ZYNQ-7000
- 的Virtex-6
- Spartan-6的
- Virtex-5的
- Virtex-4的
- Spartan-3系列
注意：有关完整的器件和封装支持列表，请检查以太网1000BASE-X PCS / PMA或SGMII内核的Xilinx CORE Generator接口（在“支持的系列”下）。
对于以前版本的“新功能”和“支持的器件”，请参阅生成的核心可用的readme.txt或版本信息文件。
已知的问题
此表将核心版本与包含它的第一个ISE或Vivado工具发行版本相关联。
| 核心版本 | ISE版本 | Vivado版本 |
| v11.5更新 | ISE 14.5 | NA |
| V11.5 | ISE 14.4 | 2012.4 |
| v11.4 | ISE 14.2 | 2012.2 |
| V11.3 | ISE 14.1 | 2012.1 |
| V11.2 | ISE 13.4 | NA |
| V11.1 | ISE 13.1 | NA |
下表提供了从ISE Design Suite 13.1中发布的v11.1开始的以太网1000BASE-X PCS / PMA或SGMII内核的已知问题。对于以前版本的核心，请参阅“版本说明指南”以获取版本说明的答案记录。
注意： “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。
| 文章编号 | 文章标题 | 找到版本 | 版本已解决 |
| （Xilinx答复55360） | mmcm_locked未连接到GT tx_startup_fsm和rx_startup_fsm | V11.5 | 在答案记录中解决问题 |
| （Xilinx答复55367） | 7系列GTP和GTH – 更新到RX终端 | V11.5 | 在答案记录中解决问题 |
| （Xilinx答复57166） | 更新7系列复位逻辑 | v11.4 | ISE 14.5，v11.5 |
| （Xilinx答复53779） | Virtex-7 GTH收发器 – 生产硅的RX复位序列要求 | v11.4 | ISE 14.5，v11.5 |
| （Xilinx答复53561） | Artix-7 – 生产硅的RX复位序列要求 | v11.4 | ISE 14.5，v11.5 |
| N / A | 同步逻辑添加到7系列GT tx_startup_fsm和rx_startup_fsm输入 | v11.4 | ISE 14.5，v11.5 |
| （Xilinx答复53444） | 在禁用AN之后，如果核尚未获得同步，则仍可以发送AN序列 | v11.4 | ISE 14.5，v11.5 |
| （Xilinx答复52780） | 7系列GTX收发器 – 针对生产芯片所需的更新 | v11.4 | ISE 14.4，v11.5 |
| （Xilinx答复52237） | 7系列器件 – SGMII LVDS接口 – 更新异步数据路径约束所需 | v11.4 | ISE 14.4，v11.5 |
| （Xilinx答复52135） | 7系列 – GTTXRESET和GTRXRESET需要500ns延迟 | v11.4 | ISE14.4，v11.5 |
| （Xilinx答复51975） | SGMII LVDS接口支持Artix-7和Zynq器件 | v11.4 | 尚未解决 |
| （Xilinx答复51040） | 1000BASE-X – 状态向量报告自动协商暂停能力的值不正确 | V11.2 | v11.4rev1 |
| （Xilinx答复50446） | Artix-7 – 缺少TXOUTCLK BUFG | V11.3 | v11.4 |
| （Xilinx答复50328） | 更新以使用弹性缓冲区重置7系列SGMII的逻辑 | V11.3 | v11.4 |
| （Xilinx答复47358） | Virtex-6 – Core不会自动协商 – TX数据已损坏 | V11.1 | 尚未解决 |
| （Xilinx答复47665） | Spartan-6 – 时序错误可以在Example Design中看到 | V11.3 | 尚未解决 |
| （Xilinx答复47526） | Vivado 2012.1 – 示例设计中的CRITICAL WARNING消息 | V11.3 | v11.3rev1 |
| （Xilinx答复47666） | Vivado 2012.1 – 仿真以太网IP核的指南 | V11.3 | N / A |
| （Xilinx答复35338） | 在针对Spartan-6 FPGA时，在外部接口上满足GMII设置和保持时间 | V11.1 | 尚未解决 |
| （Xilinx答复46123） | 在7系列通用ES芯片上实施所需的更改 | V11.2 | V11.3 |
| （Xilinx答复45676） | 使用1000 BASE-X和VHDL时功能仿真失败 | V11.2 | V11.3 |
| （Xilinx答复44937） | 在7系列初始ES芯片上实现核心所需的更改 | V11.1 | 尚未解决 |
| （Xilinx答复43058） | 为什么在针对Virtex-7或Kintex-7器件时，BitGen中的示例设计失败了？ | V11.1 | V11.2 |
| （Xilinx答复42672） | 7系列收发器包装 – ISE 13.2中的GT端口名称更改 | V11.1 | V11.2 |
| （Xilinx答复43421） | 当帧期间链路丢失时，GMII_RX_ER未声明 | V11.1 | V11.2 |
| （Xilinx答复42842） | PLLREFCLK选择更改导致ISE Design Suite 13.1中的仿真问题 | V11.1 | V11.2 |
| （Xilinx答复43059） | 错误 – 运行Virtex-7时，目标器件无效13.2及更高版本中的示例设计 | V11.1 | V11.2 |
| （Xilinx答复44958） | 示例设计仿真在ISE 13.2 / 13.3中不起作用 | V11.1 | V11.2 |
| （Xilinx答复39193） | MAP中的GTP / GTX物理DRC故障 | V10.5 | V11.1 |
修订记录
08/20/2013 – 新增57166
07/25/2012 – 更新了14.2版本
05/08/2012 – 初始版本
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