用于PCI Express v1.3的7系列集成模块 – 启用OOB时钟模式

描述

找到版本： v1.3
已解决的版本和其他已知问题：请参阅（Xilinx答复40469） 。

Xilinx建议在集成块封装器中启用OOB时钟模式选项。这使得MGT的CLKSRSVD0输入引脚上的单独62.5 MHz时钟输入用于为MGT内部的OOB电路提供时钟，而不是输入参考时钟。该时钟需要是低频时钟。

如果使用的参考时钟频率是250 MHz，则需要这样做，否则链路将不稳定，因为MGT错误地向块发送电气空闲信号。但是，Xilinx建议为所有频率启用此模式，并且将从v1.5版本开始默认启动。

解

若要解决此问题（只能在为通用ES生成核心时应用），请按照下列步骤操作：

Verilog模式

1.编辑中的xilinx_pcie_2_1_ep_7x.v文件 example_design目录添加以下连线。此连接丢失，导致时钟无法从此文件中实例化的外部时钟模块连接到底层包装器文件。

电线PIPE_OOBCLK_IN;

2.在生成的核心源目录中，编辑文件<generated core name> _gt_top.v并启用PCIE_OOBCLK_MODE参数。找到pipe_wrapper_i模块的实例化（第336行）并将PCIE_OOBCLK_MODE参数更改为1。

VHDL模式

如果生成的核心为包装器选择了VHDL，则连接已存在于顶级文件中。唯一需要的更改是在<generated core name> _gt_top.vhd文件中。在该文件中，找到pipe_wrapper_i文件的实例化（在第602行附近）并将PCIE_OOBCLK_MODE泛型从0更改为1。

重要的提示

在v1.4或v1.3版本中，如果启用了PCIE_OOBCLK_MODE，则核心将不会在仿真期间链接列车。这只是一个仿真问题，硬件工作正常。对于仿真，将参数更改回0并且无论参考时钟速度如何，如果不使用额外的OOB时钟，则在仿真期间不会出现问题。

注意 ：“找到版本”是指首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。

修订记录
05/01/2012 – 初始版本
05/11/2012 – 添加了仅适用于GES的信息