14.x核心生成器 – 已知问题

描述

此答复记录包含14.x ISE Design Suite版本中涉及CORE Generator工具的已知问题列表。

有关特定于IP的信息，请参见Xilinx知识产权页面。

解

ISE Design Suite 14.7中的突出已知问题

（Xilinx答复20780） – CORE Generator – “错误：coreutil：195 – 无法创建Java虚拟机”
（Xilinx答复21955） – 运行Java时出错（可能是由于内存限制）
（Xilinx答复24389） – 在Windows XP 64位上看不到 IP视图的选项卡大纲（按功能/名称/生成查看）
（Xilinx答复32251） – 使用网络驱动器时出现“ERROR：coreutil：424”和“ERROR：sim：57”
（Xilinx答复32412） – 通过Xwin32“X”自定义IP时显示错误消息错误：BadWindow（窗口参数无效）3“
（Xilinx答复35374） – “警告：sim：541 – 在项目迁移期间无法导入文件’my_core.xco’。”
（Xilinx答复40559） – 在看到用户IP存储库更改之前，需要关闭并重新打开Project Navigator
（Xilinx答复40736） – 使用“使用IO pad创建网表包装”选项会导致某些内核无法生成
（Xilinx答复43131） – 某些内核的Schematic符号不是以不希望的大小创建或创建的
（Xilinx答复45386） – 通过符号链接访问项目时，无法生成IP内核
（Xilinx答复45457） – CORE Generator工具不会通知用户不会为源代码核心创建填充网表
（Xilinx答复45458） – 在PlanAhead工具中重置MIG IP内核会删除所有MIG核心文件
（Xilinx答复45485） – 将Verilog和VHDL输出语言设置为“false”会导致神秘错误
（Xilinx答复45849） – 将MIG核心升级到最新版本不起作用
（Xilinx答复45851） – 当系数不是负对称时，FIR v6.2没有标记错误
（Xilinx答复45864） – Multgen和Ethernet_Statistics核心的填充网表生成失败
（Xilinx答复53041） – 当CORE Generator工具文章可用大约1GB内存时，核心生成就会挂起
（Xilinx答复55868） – 如果使用JAVA详细开关，则生成串行RapidIO 5.x IP内核失败
（Xilinx答复55875） – 错误：HDLCompiler：104将第三方的XCO导入ISE项目时发生

ISE Design Suite 14.7中已解决的已知问题
没有列出

ISE Design Suite 14.6中已解决的已知问题
没有列出

ISE Design Suite 14.5中已解决的已知问题

（Xilinx答复53695） – 使用14.4 WebPACK工具安装时无法创建IP内核

ISE Design Suite 14.4中已解决的已知问题
没有列出

ISE Design Suite 14.3中已解决的已知问题

（Xilinx答复45359） – 与当前项目相比，使用不兼容的器件导入XCO文件会导致致命错误
（Xilinx答复51134） – 由于260字符限制，即使项目路径看起来不是很长，ChipScope核心也无法在Windows平台上生成
（Xilinx答复55843） – 更改HDL目标语言后关闭并重新打开CORE Generator项目会使目录中的可用内核变灰（禁用）