Zynq-7000示例设计 – 使用Master AXI GP访问AXI Slave的CPU延迟

描述

此示例设计分配连接到M_AXI_GP0的4K BRAM并由ChipScope工具监控。然后，软件将存储器视为“可共享器件”或“强烈排序”，并且ChipScope镜头提供SEV指令与AXI端口上的第一个BVALID信号之间的距离以获得延迟。

注意：示例设计是一个答案记录，提供了测试Zynq-7000特定功能的技术提示。提示可以是代码片段，快照，图表或使用特定版本的Xilinx工具实现的完整设计。

用户可以将这些提示“更新”到未来的Xilinx工具版本，并“修改”示例设计以满足他的需求。 Xilinx在这些示例设计中提供了有限的支持。

解

分步说明

1. 将存档的设计导入XPS并导出到SDK。
2. 在SDK中创建一个Hello World示例。
3. 修改Hello World示例以包含C代码片段。
4. 使用XPS生成的BITSTREAM对PL进行编程。
5. 设置ChipScope工具以触发EVENTO信号。
6. 运行该应用程序。
7. 将延迟测量为EVENTO的上升沿与AXI MASTER接口上的BVALID信号之间的时间。

预期成绩

强烈订购或可共享的器件不会改变延迟。

启用CACHE（L1和L2）会影响延迟。

附件

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