LogiCORE IP视频输入到AXI4-Stream  – 发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP视频输入到AXI4-Stream – 发行说明和已知问题

描述

此答复记录包含CORE Generator软件的发行说明和已知问题列表以及LogiCORE IP视频输入到AXI4-Stream核心。

针对每个版本的核心列出以下信息:

  • 新功能
  • Bug修复
  • 已知的问题

LogiCORE IP视频输入到AXI4-Stream Lounge:
http://www.xilinx.com/content/xilinx/en/products/intellectual-property/video_in_to_axi4_stream.html

一般LogiCORE IP视频输入到AXI4-StreamIssues

  • N / A

LogiCORE IP视频输入到AXI4-Stream v2.01.a

  • ISE Design Suite 14.3中的初始版本,Vivado 2012.3

支持的器件(ISE)

  • 所有7系列器件
  • 所有Virtex-6器件
  • 所有Spartan-6器件

支持的器件(Vivado)

  • 所有7系列器件

新功能

  • – 增加了“全帧”功能。复位后,AXI4S总线上的第一个事务是帧起始像素。

Bug修复

  • N / A

已知的问题

LogiCORE IP视频输入到AXI4-Stream v2.00.a

  • ISE Design Suite 14.2中的初始版本,Vivado 2012.2

支持的器件(ISE)

  • 所有7系列器件
  • 所有Virtex-6器件
  • 所有Spartan-6器件

支持的器件(Vivado)

  • 所有7系列器件

新功能

  • 增加了对Spartan6L和Artix-7L的支持
  • 更改Verilog源代码的名称以避免命名空间冲突

Bug修复

  • N / A

已知的问题

LogiCORE IP视频进入AXI4-Stream v1.0

  • ISE Design Suite 14.1中的初始版本,Vivado 2012.1

支持的器件(ISE)

  • 所有7系列器件
  • 所有Virtex-6器件
  • 所有Spartan-6器件

支持的器件(Vivado)

  • 所有7系列器件

新功能

  • ISE 14.1软件支持
  • 视频(具有同步信号的时钟并行视频数据 – 具有同步,空白或两者的活动视频)输入
  • 用于输出的AXI4-Stream视频协议接口
  • 用于视频定时生成的Xilinx视频定时控制器内核接口
  • 处理视频时钟域和AXI4-Stream时钟域之间的异步时钟边界交叉
  • 可从64 -8192位置选择FIFO深度
  • 可选输入数据宽度为8-64位

Bug修复

  • N / A

已知的问题

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