13.4定时/速度文件 – 7系列FPGA Trrec_RST增加了

描述

当我在Kintex-7或Virtex-7 FPGA设计上运行时序分析时，有一个与FIFO36E1 Trrec_RST（RST恢复（WRCLK））相关的失败时序路径。我之前的架构中没有遇到过这种时序故障，ISE Design Suite 13.3也没有。为什么要改变，它是否有效？

解

延迟的增加是由7系列FPGA中FIFO36组件的复位电路与先前架构的差异引起的。 FIFO异步复位移除时间比以前的架构小，但恢复时间变得更大。基于最新芯片的新特征数据也导致ISE软件版本之间的这种延迟增加。

RST引脚的实际恢复检查是当RST被置为CLK有效边沿时，而WREN引脚也为高电平或在同一WRCLK周期内置位。无论WREN引脚电平如何，RST的置低时间都会定时到下一个时钟边沿。静态时序分析无法对RST引脚相对于CLK有效边沿和WREN引脚的置低进行定时检查。静态时序分析确实对最坏情况执行时序检查，这是RST引脚相对于CLK有效边沿的断言。可以使用时序仿真来查看此恢复检查是否会影响设计的性能或功能。

如果您的应用程序没有立即通过取消RST断言来断言WREN并立即将第一个字写入FIFO，则您的应用程序将不需要分析此时序检查。或者，如果您的应用程序在两个WRCLK周期内没有断言WREN作为RST引脚的置低，那么您不需要分析此时序检查。要删除此计时检查，您可以执行以下操作之一：

• 禁用时序检查 – > UCF：DISABLE = Trrec_RST;
• 错误路径RST引脚 – > UCF：PIN my_fifo36.RST TIG;