13.3 CORE Generator  – “自定义IP并生成所选输出产品”省略了仿真模型-Altera-Intel社区-FPGA CPLD-ChipDebug

13.3 CORE Generator – “自定义IP并生成所选输出产品”省略了仿真模型

描述

在CORE Generator项目中选择FIFO v6.0 IP后,如果我右键单击并选择“自定义IP并生成所选输出产品”仿真文件(.v,.vhd),则不会生成IP内核文档。

如果以批处理模式运行,则会创建所有常用输出。如果单击“自定义并生成”,则会创建所有常用输出。如果单击“自定义并生成所选…”,则省略仿真模型

如果核心是以批处理模式生成的,则会创建所有常用输出,或者如果单击“自定义并生成”,则会创建所有常用输出。

使用“自定义IP并生成所选输出产品”选项时,仅忽略仿真模型和文档。

此问题已在ISE Design Suite 13.4中得到解决。

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