Virtex-6QL Aurora 64B / 66B v6.2  – “错误:sim  – 无法初始化IP模型”-Altera-Intel社区-FPGA CPLD-ChipDebug

Virtex-6QL Aurora 64B / 66B v6.2 – “错误:sim – 无法初始化IP模型”

描述

从具有XQ6VLX240TL-1L FFG1156器件的默认参数的接口生成Aurora64B / 66B v6.2时,会发生以下错误:

“信息:sim:172 – 生成IP ……
应用当前项目选项……
完成应用当前项目选项。
错误:sim – 准备IP自定义时出错ERROR:sim – 无法初始化IP模型。
错误:sim – 执行Tcl生成器失败。“

我如何获得XQ6VLX240TL-1L FFG1156的Aurora64B / 66B核心?

此问题特定于Virtex-6QL器件。 Aurora 64B / 66B内核可以作为XQ6VLX240TL-1L FFG1156或任何其他Virtex-6QL器件的目标。

要解决此问题,请生成针对XC6VLX240TL-1L FF1156的Aurora 64B / 66B内核,并将“XST.SCR”文件中的器件/软件包属性更改为XQ6VLX240TL-1L FFG1156(或更改为所需的Virtex-6QL器件)。请注意,UCF不需要任何修改。

此问题将在计划在ISE Design Suite 14.1中发布的核心v7.1中修复。

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