描述
本发行说明和已知问题答复记录适用于PCI Express的AXI桥接器，该桥接器首次在EDK 13.2中发布，包含以下信息：
- 一般信息
- 支持的器件
- 已解决的问题
- 已知的问题
解
一般信息
ISE Design Suite 14.7版本包含v1.09.a核心。
有关独立Xilinx PCI Express Block内核的发行说明 ，请参阅“ IP发行说明指南” 。
所有PCI Express文档都可以在以下位置找到：
http://www.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express.htm
有关高速收发器的已知问题和答案记录列表，请参阅（Xilinx答复37179） 。
有关PCI Express v2.2核心版本说明的AXI Bridge，请参阅（Xilinx答复54646） 。
支持的器件
- Kintex-7，Virtex-7，Artix-7，Virtex-6，Spartan-6
ZYNQ-7000
注意：对于先前版本的“新功能”和“支持的器件”，请参阅change_log.html。
已知的问题
此表将核心版本与包含它的第一个ISE设计工具版本相关联。
| 核心版本 | ISE / Vivado版本 |
| v1.09.a | ISE 14.7 |
| v1.08.a | ISE 14.6 |
| v1.07.a | ISE 14.5 |
| v1.06.a | ISE 14.4 / Vivado 2012.4 |
| v1.05.a | ISE 14.3 / Vivado 2012.3 |
| v1.04.a | ISE 14.2 |
| v1.03.a | ISE 14.1 |
| v1.02.a | ISE 13.4 |
| v1.01.a | ISE 13.3 |
| v1.00.a | ISE 13.2 |
下表提供了用于PCI Express的AXI桥接器的AXI接口版本的已知问题。
注意： “找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。
| 答案记录 | 标题 | 找到版本 | 版本已解决 |
| （Xilinx答复61571） | 支持汽车零件。 | v1.09.a | 尚未解决 |
| （Xilinx答复59078） | 是否支持GTH器件？ | v1.09.a | 尚未解决 |
| （Xilinx答复57835） | 枚举期间根端口收到从属错误导致处理器挂起 | v1.08.a | 尚未解决 |
| （Xilinx答复56990） | AXI_SLAVE_READ模块的综合失败，C_S_AXI_ID_WIDTH设置为13或更高 | v1.08.a | V2.2 |
| （Xilinx答复56170） | 使用100 MHz或250 MHz参考时钟时生成的NCF和UCF周期约束不正确 | v1.07.a | 尚未解决 |
| （Xilinx答复55083） | 根端口无法枚举（发送配置数据包）到具有非零器件编号的器件 | v1.07.a | v1.08.a |
| （Xilinx答复55348） | 在RC模式下启用ASPM执行DMA时，中断解码寄存器设置错误 | v1.07.a | 尚未解决 |
| （Xilinx答复55349） | 在RC模式下启用ASPM执行DMA时，AXI Bridge无响应 | v1.06.a | 尚未解决 |
| （Xilinx答复55350） | 在Zynq器件上配置x4Gen2时，EP模式下的内核会因写入内存的数据损坏而失败 | v1.06.a | v1.07.a |
| （Xilinx答复55351） | 在Zynq器件上配置为RC x4Gen2时，内存读取缺失完成 | v1.06.a | v1.07.a |
| （Xilinx答复53740） | （ISE 14.4 / 2012.4） – 在低温下TXOUTCLK上没有时钟输出 | v1.06.a | v1.07.a |
| （Xilinx答复53511） | （Vivado 2012.3） – [IP_Flow 19_1710]为IP提供’Verilog综合’文件的问题’axi_pcie_v1_05_a_0′ | v1.05.a | v1.06.a |
| （Xilinx答复53114） | 使用250 MHz参考时钟时生成的UCF约束不正确 | v1.05.a | v1.06.a |
| （Xilinx答复51699） | 在KC705 Rev C板的基本系统生成器（BSB）设计中未检测到PCIe内核 | v1.04 a | 尚未解决 |
| （Xilinx答复52688） | 在Zynq器件上配置为Root Complex时，未生成完成TLP | v1.04.a | v1.05.a |
| （Xilinx答复52687） | C_PCIEBAR2AXIBAR _ * _ SEC的默认值 | v1.04.a | v1.05.a |
| （Xilinx答复52686） | 读取无效器件的配置空间时，核心会回复错误的数据 | v1.04.a | v1.05.a |
| （Xilinx答复52685） | 由于传入的MWr数据包导致链路降低 | v1.04.a | v1.05.a |
| （Xilinx答复52684） | 128位模式操作中的MSI消息布线不正确 | v1.04.a | v1.05.a |
| （Xilinx答复52679） | 不支持定向链接更改 | v1.04.a | v1.05.a |
| （Xilinx答复52678） | 完成有效载荷大于MPS值 | v1.04.a | v1.05.a |
| （Xilinx答复52677） | 在多个MRds上游期间，核心会遇到致命错误 | v1.04.a | v1.05.a |
| （Xilinx答复50633） | 根端口实现将字节交换到完成数据包，以便发送给端点器件的配置读取 | v1.03.a | v1.05.a |
| （Xilinx答复50634） | 存储器写入地址0x0000_0000被视为Gen1X8和Gen2X4端点配置中的MSI请求 | v1.03.a | v1.05.a |
| （Xilinx答复46622） | 大型AXI发起的读取请求可能导致过早完成超时 | v1.02.a | v1.04.a |
| （Xilinx答复44665） | 没有DRC可以超越AXI内存映射空间 | v1.00.a | 尚未解决 |
| （Xilinx答复44700） | C_PCIEBAR2AXIBAR_＃比特限制低于C_PCIBAR_LEN_＃ | v1.00.a | 尚未解决 |
| （Xilinx答复43709） | GUI不允许C_AXIBAR2PCIEBAR_＃接受64位地址值 | v1.00.a | 尚未解决 |
| （Xilinx答复46638） | 配置为x4 gen2或x8 gen1时，对零长度内存读取请求无响应 | v1.02.a | v1.03a |
| （Xilinx答复46647） | AXI Slave端口上的零长度写入事务导致AXI接口挂起 | v1.02.a | v1.03a |
| （Xilinx答复46623） | 使用128位接口（x8 Gen 1或x4 Gen 2）时，数据完成时会发生阵列大小不匹配 | v1.02.a | v1.03a |
| （Xilinx答复46649） | Spartan-6 32位接口AXI发起写请求创建格式错误的TLP | v1.02.a | v1.03a |
| （Xilinx答复46646） | 在根端口配置存储器中，如果配置和存储器读取TLP都未完成，则可以丢弃读取TLP完成 | v1.02.a | v1.03a |
| （Xilinx答复46624） | 根端口配置BAR未命中传递给AXI MM桥 | v1.02.a | v1.03a |
| （Xilinx答复46563） | 选择128位接口宽度会出现ERROR：HDLCompiler：410错误 | v1.02.a | v1.03a |
| （Xilinx答复46273） | 当C_PCIE_USE_MODE = 1.0（IES）时，Kintex-7仿真不会链接列车 | v1.02.a | v1.03a |
| （Xilinx答复46235） | x8 gen1和x4 gen2没有DRC来确保128位接口 | v1.02.a | v1.03a |
| （Xilinx答复46100） | Virtex-6的x8 gen 1应发出DRC错误 | v1.02.a | v1.03a |
| （Xilinx答复46685） | 支持13.4中的Virtex-7 | v1.02.a | v1.03a |
| （Xilinx答复45988） | 使用32位AXI数据宽度时，AXI4从站接口上的1 DW写入事务会创建格式错误的TLP | v1.00.a | v1.03a |
| （Xilinx答复44074） | 将多个64位BAR枚举为32位BAR可能会导致64位AXI数据宽度出现问题 | v1.00.a | v1.03a |
| （Xilinx答复44211） | MSI中断仅支持单个向量 | v1.00.a | v1.03a |
| （Xilinx答复45234） | 当请求的地址小于4GB时，将生成64位TLP | v1.00.a | v1.03a |
| （Xilinx答复42642） | 使用axi_aclk_out时钟时无法确定AXI互连频率 | v1.00.a | v1.02a |
| （Xilinx答复45078） | 在NCSim中进行仿真时出现整数溢出错误 | v1.00.a | v1.02a |
| （Xilinx答复43681） | Root Complex选项没有DRC | v1.00.a | v1.01.a |
| （Xilinx答复43708） | 更改C_AXIBAR_NUM不会使未使用的C_AXIBAR_变灰＃ | v1.00.a | v1.01.a |
| （Xilinx答复43313） | m_axi_arlock和m_axi_arcache连接到AXI写地址通道 | v1.00.a | v1.01.a |
| （Xilinx答复43263） | AXI数据宽度没有器件相关的DRC | v1.00.a | v1.01.a |
| （Xilinx答复43805） | 掌握具有64位AXI数据宽度接口的AXI-lite互连会导致DECERR | v1.00.a | v1.01.a |
| （Xilinx答复44976） | 将事务写入SLXR的AXI4-lite控制接口结果 | v1.00.a | v1.01.a |
其他信息
| （Xilinx答复43371） | 用于PCI Express的AXI桥 – ML605开发板的工作示例设计 |
| （Xilinx答复43677） | 用于PCI Express的AXI桥 – SP605开发板的工作示例设计 |
| （Xilinx答复43706） | 用于PCI Express的AXI桥 – 如何连接axi_aclk和axi_ctl_aclk端口 |
| （Xilinx答复44929） | 用于PCI Express的AXI桥 – 从桥中的控制寄存器读取返回不正确的值 |
| （Xilinx答复44972） | 用于PCI Express的AXI桥 – 常见问题解答 |
| （Xilinx答复45158） | 用于PCI Express的AXI桥 – 是否需要通过控制接口设置桥接器？ |
| （Xilinx答复45159） | 用于PCI Express的AXI桥接器 – 桥接器是否需要处理器？ |
| （Xilinx答复47603） | 用于PCI Express的AXI桥 – 将BSB端点转换为根复合体 |
| （Xilinx答复45061） | 用于PCI Express的AXI桥 – 用于位置限制的收发器的实例名称 |
| （Xilinx答复50261） | 用于PCI Express的AXI桥接器 – v1.03.a – “错误：包装：1130 – 符号…..”MSI_CAP_MULTIMSGCAP“具有非法值”16“。” |
修订记录
| 2014年7月24日 | 补充（Xilinx答复61571） |
| 2014年1月15日 | 补充（Xilinx答复59078） |
| 2013年10月23日 | 已更新为14.7 |
| 2013年10月7日 | 补充（Xilinx答复57835） |
| 2013年8月26日 | 补充（Xilinx答复56990） |
| 2013年7月31日 | 补充（Xilinx答复51699） |
| 2013年6月19日 | 更新为14.6 |
| 2013年5月30日 | 补充（Xilinx答复56170） |
| 2013年5月15日 | 补充（Xilinx答复55083） |
| 2013年4月3日 | 针对ISE 14.5版本更新/ |
| 2013年1月21日 | 补充（Xilinx答复53740） |
| 2012年12月18日 | 更新了14.4 / 2012.4设计工具版本 |
| 2012年11月29日 | 补充（Xilinx答复53114） |
| 2012年10月23日 | 更新了14.3 / 2012.3设计工具版本 |
| 07/25/2012 | 更新了14.2设计工具版本 |
| 05/08/2012 | 更新了14.1设计工具版本 |
| 03/06/2012 | 已添加46685个 |
| 03/05/2012 | 新增46638,46647,46623,46649,46646,46622,46624,4653 |
| 2012年2月29日 | 更新了收发器约束 |
| 2012年2月27日 | 已添加46563 |
| 02/15/2012 | 新增46100,46235,46273 |
| 2012年1月24日 | 已添加45988 |
| 2012年1月18日 | 针对ISE 13.4软件和v1.02a进行了更新 |
| 12/01/2011 | 添加了45234 |
| 2011/11/27 | 新增43709和44976 |
| 2011年11月21日 | 初始发行 |
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