LogiCORE IP三态以太网MAC v5.1  – 使用axi-lite生成内核时块级中的基址和高地址限制-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP三态以太网MAC v5.1 – 使用axi-lite生成内核时块级中的基址和高地址限制

描述

当使用axi-lite生成LogiCORE IP三态以太网MAC v5.1内核时,块级别的axi-lite到IPIF填充程序具有默认的基址,默认为零。另一个参数也可用于设置高地址。核心中没有机制来确保没有为这些地址设置非法值(例如,高地址低于基址等)。

此问题将在LogiCORE IP三态以太网MAC v5.2中修复。针对LogiCORE IP三态以太网MAC v5.1内核的此问题的修复程序随(Xilinx答复40624)中提供的Rev2更新一起提供。 Rev2更新中的补丁根据base_address的值在内部生成高地址,因此几乎没有错误的余地并确保高地址具有正确的值。

修订记录:

2011年11月11日 – 初步发布

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