13.x Synplify  –  Synplify 13.x的已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

13.x Synplify – Synplify 13.x的已知问题

描述

本答复记录列出了ISE Design Suite 13.x版本中的theSynplify工具的已知问题。每个已知问题都包含指向另一个答复记录的链接,其中包含有关该问题的其他信息

在Sinplify 13.3中出现的未知问题

(Xilinx答复44208) – 将SystemVerilog与Synplify工具一起使用时,Xilinx收发器的性能下降

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