用于PCI Express的AXI桥 – 没有用于超越AXI内存映射空间的DRC

描述

发现版本： 1.00.a
已解决的版本和其他已知问题：请参阅（Xilinx答复44969）

当基本地址寄存器（BAR）范围超出AXI存储空间时，PCI Express内核的AXI桥没有设计规则检查（DRC）。

例如，以下条件应发出DRC错误：

（请假设无符号算术）
C_PCIEBAR2AXIBAR_＃+ 2 ^ C_PCIBAR_LEN_＃> 0xFFFF_FFFF

注意： “找到的版本”列出了首次发现问题的版本。

问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。

解

如果满足上述条件，则存储器写入将不会到达预期的AXI位置，并且可能会写入存储器映射空间的其他有效区域。

内存读取将导致具有不支持请求的完成TLP，或者来自内存映射空间的其他有效区域的数据。