13.2时序分析 – OSERDESE2.CLK的组件切换限制检查不正确

描述

ISE Design Suite13.2中的xc7vx485t-1器件报告了关于OSERDESE2 CLK引脚组件的以下元件开关限制错误。这与数据手册不符。什么时候修好？

组件切换限制检查：TS_dac0_dco_P = PERIOD TIMEGRP“dac0_dco_P”1.627 ns HIGH 50％;
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松弛：-0.093ns（期间 – 最小期限）
期间：1.627ns
最小周期限制：1.720ns（581.395MHz）（Tosper_CLK）
物理资源：uu1 / OSERDESE2_inst1 / CLK
逻辑资源：uu1 / OSERDESE2_inst1 / CLK
定位销：OLOGIC_X1Y302.CLK
时钟网络：uu1 / dac0_clk614m4

但是，在Virtex-7 FPGA数据手册：直流和开关特性 （DS183）中，它指出SD LVDS发送器可以运行高达625 MHz（-1份）。 581.395 MHz限制似乎不正确。

解

在ISE Design Suite13.2中，此组件切换限制检查不正确。此问题在ISE Design Suite13.3中得到修复，其中OSERDESE2.CLK引脚的最小周期/最大频率限制（-1部分）为1.452 ns（688.705 MHz）。

在ISE Design Suite13.2中，只要实际频率不超过688.705 MHz，您就可以忽略此组件切换限制错误。