用于PCI Express的7系列集成模块 – 如何将Kintex-7集成模块封装器定位到KC705开发板

描述

找到版本：v1.1
已解决的版本和其他已知问题：请参阅 （Xilinx答复40469） 。

我如何定位KC705主板？

注意 ：“找到的版本”是指首次发现问题的版本。早期版本中也可能存在该问题，但尚未执行特定测试来验证早期版本。

解

在ISE Design Suite 13.3可用后，更新到ISE 13.3和v1.2核心。

ISE Design Suite 13.3
在定制过程中，GUI面板10上有一个选项，允许选择正在使用的Xilinx开发板。目前，KC705 REV A和REV B板有多种选择。如果你有REV C，引脚输出与REV B相同，所以选择REV B选项。使用ISE Design Suite 13.3时无需进行其他更改。

ISE Design Suite 13.2
您必须先下载v1.1 rev 2核心补丁。看到 （Xilinx答案40469）获取此补丁和其他已知问题。 ISE Design Suite 13.3发布后，建议您迁移到v1.2核心。

可提供两种版本的KC705板：Rev B和Rev C板。

首先将目标定位在CORE Generator中的xc7k325t-ffg900-2，它将在生成的核心的example_design目录中生成UCF文件。使用v1.1 Rev 2内核定位KC705 rev B和C板时，需要进行两项更改。

UCF文件更改

1.添加sys_rst_n引脚的位置和IO标准：
NET“sys_rst_n”IOSTANDARD = LVCMOS18 | PULLUP | NODELAY | LOC = G25;

2.更改IBUFDS的位置：
INST“refclk_ibuf”LOC = IBUFDS_GTE2_X0Y1;

包装文件更改

修改生成的核心源目录中的pipe_clock.v文件，并用以下内容替换BUFGCTRL的实例化：

//// ———-选择参考时钟——————————— ———–
// BUFGCTRL refclk_i
//（
// // ———-输入———————————– –
// .CE0（1’d1），
// .CE1（1’d1），
// .I0（CLK_TXOUTCLK），
// .I1（CLK_CLK），
// .IGNORE0（1’d0），
// .IGNORE1（1’d0），
// .S0（！REFCLK_SEL），
// .S1（REFCLK_SEL），
// // ———-输出———————————– –
// .O（refclk）
//）;

// ———-选择参考时钟或TXOUTCLK ——————————–
生成if（（PCIE_TXBUF_EN ==“TRUE”）&&（PCIE_LINK_SPEED！= 3））

开始：refclk_i

// ———-选择参考时钟———————————– —–
BUFG refclk_i
（

// ———-输入————————————-
.I（CLK_CLK），
// ———-输出————————————
.O（refclk）

）;

结束

其他

begin：txoutclk_i

// ———-选择TXOUTCLK ———————————— ———–
BUFG txoutclk_i
（

// ———-输入————————————-
.I（CLK_TXOUTCLK），
// ———-输出————————————
.O（refclk）

）;

结束

endgenerate

修订记录
12/06/2011 – 增加了对AR 40469的版本解析参考
10/19/2011 – 针对ISE Design Suite 13.3进行了更新
10/6/2011 – 初始版本