LogiCORE IP万兆以太网MAC v10.2  – “ConstraintSystem:58  – 约束… sync_rx_reset_1_i / reset_out *”MAXDELAY = 4500 ps; …与任何设计对象都不匹配-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP万兆以太网MAC v10.2 – “ConstraintSystem:58 – 约束… sync_rx_reset_1_i / reset_out *”MAXDELAY = 4500 ps; …与任何设计对象都不匹配

描述

LogiCORE IP 10千兆位以太网MAC v10.2用户指南 (UG148)提供了复位路径约束。

当我在我的设计中使用这些约束时,我收到以下错误消息:

ConstraintSystem:58 – 约束
<NET“* xgmac_core / BU2 / U0 / G_RX_RESET.G_SYNC_RESET_FALLING.sync_rx_reset_1_i / reset_out *”MAXDELAY = 4500 ps;>
[ten_gig_eth_mac_v10_2_example_design.ucf(4)]:
NET“* xgmac_core / BU2 / U0 / G_RX_RESET.G_SYNC_RESET_FALLING.sync_rx_reset_1_i / reset_out *”与任何设计对象都不匹配。

LogiCORE IP 10千兆位以太网MAC v10.2用户指南 (UG148)中提供的重置路径约束无效。

请使用在核心生成过程中生成的CORE Generator UCF约束,而不是用户指南中提供的约束。

修订记录:
09/27/2011 – 初步发布

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