用于PCI Express的AXI桥 – 如何调整收发器设置-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express的AXI桥 – 如何调整收发器设置

描述

PCI Express的AXI桥接器目前不允许修改预加重,差分摆幅和均衡等收发器设置。在某些情况下,必须手动更改这些设置以及可能的其他设置以建立可靠的链接。

要访问收发器端口,请按照以下说明操作:

  1. 通过右键单击IP并选择将其置于本地来创建本地pcore。
  2. 在新的本地pcore目录中,导航到“/ pcore / axi_enhanced_pcie_v2_00_a / hdl / verilog”目录。
    • 对于Spartan-6 FPGA,收发器封装器称为gtpa1_dual_wrapper_tile.v。
    • 对于Virtex-6 FPGA,收发器封装器称为gtx_wrapper_v6.v模块。
    • 对于7系列,收发器包装器称为pcie_7x_v1 _#_ gt_wrapper.v

按照这些说明操作后,请确保保存更改并清除以前在EDK项目中生成的网表。

修订记录:
04/11/2012 – 更新了7系列
11/06/2011 – 初步发布

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