13.2 Spartan-6 Placer:由于BUFIO2FB选择了错误的位置,因此无法设计-Altera-Intel社区-FPGA CPLD-ChipDebug

13.2 Spartan-6 Placer:由于BUFIO2FB选择了错误的位置,因此无法设计

描述

我的设计有DCM和ODDR逻辑。 DCM具有使用BUFIO2FB的反馈路径。

实施后,设计无法实现。阻止此连接布线涉及哪些布线限制?为什么Placer无法选择可布线的位置?

BUFG – > BUFIO2FB路径要求布线器使用IOI tile route-thru。这个IOI Route-thru绝对是normaland的延迟比赛。布局器需要放置BUFIO2 / BUFIO2FB对,以使该布线不与IOI工具中有限时钟布线资源的其他时钟冲突。请参考下图,了解IOI磁贴中Spartan-6的时钟布线。

例如,如果布局器选择的BUFIO2 / BUFIO2FB对与IOI磁贴中的ODDR发生冲突,则可能会看到不可布线的设计。因此,其中一个ODDR时钟将保持未被布线状态。正在研究CR以使时钟布局器正确处理此BUFIO2FB用例。同时,可以通过约束BUFIO2和BUFIO2FB组件来解决该问题。从上层组中选择一个可用的BUFIO2 / BUFIO2_FB站点,并为UCF文件添加一个LOC约束:

INST“bufio2_symbol_name”LOC = BUFIO2_X3Y1;

INST“bufio2fb_symbol_name”LOC = BUFIO2FB_X3Y1;

在ISE 13.4软件中,Placer已经过改进,以避免在自动放置BUFIO2 / BUFIO2FB对时为IOI瓦片时钟路径创建这种布线冲突。

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