Virtex 6-WARNING：布线：436 – 布线器检测到一个或多个连接的不可布线情况。

6年前发布

描述

我在PAR收到了以下警告。

它声明时钟网（sys_clk_c）无法布线到结构中的其余逻辑：

警告：布线：436 – 布线器检测到一个或多个连接的不可布线情况。布线器将完成其余部分

设计并将它们保留为未布线。此行为的原因是放置问题或不可布线的放置约束。

为了允许您使用FPGA编辑器来隔离问题，以下是（最多10个）此类不可布线连接的列表：

Unroutable信号：sys_clk_c引脚：

EP / tx_fifo0 / U0 / xst_fifo_generator / gconvfifo.rf / grf.rf / gntv_or_sync_fifo.mem / gbm.gbmg.gbmga.ngecc.bmg / blk_mem_generator / valid.cstr / ramloop [1]

.ram.r / v6_noinit.ram / SDP.SIMPLE_PRIM36.ram / CLKARDCLKL

Unroutable信号：sys_clk_c引脚：

EP / tx_fifo0 / U0 / xst_fifo_generator / gconvfifo.rf / grf.rf / gntv_or_sync_fifo.mem / gbm.gbmg.gbmga.ngecc.bmg / blk_mem_generator / valid.cstr / ramloop [1]

.ram.r / v6_noinit.ram / SDP.SIMPLE_PRIM36.ram / CLKARDCLKU

Unroutable信号：sys_clk_c引脚：

EP / tx_fifo0 / U0 / xst_fifo_generator / gconvfifo.rf / grf.rf / gntv_or_sync_fifo.mem / gbm.gbmg.gbmga.ngecc.bmg / blk_mem_generator / valid.cstr / ramloop [0]

.ram.r / v6_noinit.ram / SDP.SIMPLE_PRIM36.ram / CLKARDCLKL

Unroutable信号：sys_clk_c引脚：

EP / tx_fifo0 / U0 / xst_fifo_generator / gconvfifo.rf / grf.rf / gntv_or_sync_fifo.mem / gbm.gbmg.gbmga.ngecc.bmg / blk_mem_generator / valid.cstr / ramloop [0]

.ram.r / v6_noinit.ram / SDP.SIMPLE_PRIM36.ram / CLKARDCLKU

Unroutable信号：sys_clk_c引脚：

EP / RX_FIFO0 / U0 / xst_fifo_generator / gconvfifo.rf / grf.rf / gntv_or_sync_fifo.mem / gbm.gbmg.gbmga.ngecc.bmg / blk_mem_generator / valid.cstr / ramloop [1]

.ram.r / v6_noinit.ram / SDP.SIMPLE_PRIM36.ram / CLKBWRCLKL

如何在这种情况下解决不可解决性问题？

解

此方案中的sys_clk_c是差异IBUFDS的输出。

它不是由BUFG驱动的，其中IBUFDS的输出连接到FPGA架构中的不同逻辑。

因此，该工具尝试使用本地布线资源在结构中的逻辑之间进行布线。

这导致设计未被清除。

在IBUFDS输出后插入BUFG允许工具使用全局布线资源，并完全布线设计。

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