用于PCI Express的AXI桥 – 如何连接axi_aclk和axi_ctl_aclk端口-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express的AXI桥 – 如何连接axi_aclk和axi_ctl_aclk端口

描述

System Assembly View的ports选项卡显示axi_aclk和axi_ctl_aclk作为三个AXI互连端口的输入。什么时钟应该驱动这些输入时钟?

axi_aclk和axi_ctl_aclkports应分别连接到axi_aclk_out和axi_ctl_aclk_out时钟。这将阻止核心内的任何时钟域的传输。

发布历史
11/28/2011 – 标题更新
08/19/2011 – 初始版本

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