13.2 EDK,BSB  – 为什么我的ML605 BSB生成的项目将DDR3 DQ宽度设置为8位?-Altera-Intel社区-FPGA CPLD-ChipDebug

13.2 EDK,BSB – 为什么我的ML605 BSB生成的项目将DDR3 DQ宽度设置为8位?

描述

当ML605支持64位时,为什么使用我的ML605 Base System Builder(BSB)生成的项目将DQ设置为8位?

默认情况下,BSB设置为forarea optimization,它仅使用8-DQ位来节省资源。由于MIG使用/ 4控制器架构来支持高SDRAM速度,因此64位宽的接口将导致256位宽的AXI接口和AXI互连数据路径,从而消耗逻辑资源。

对于64位DDR3 DQ宽度,将BSB选项从“区域”切换为“性能”。

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