System Generator for DSP v13.1  – 对于DSP Macro v2.0 / v2.1,当接收速率和类型时,存在包含反馈循环的问题-Altera-Intel社区-FPGA CPLD-ChipDebug

System Generator for DSP v13.1 – 对于DSP Macro v2.0 / v2.1,当接收速率和类型时,存在包含反馈循环的问题

描述

运行DSP48宏设计时接收类似于下图所示的错误,将P输出反馈到C输入。

这是一个已知问题,已在System Generator for DSP v13.1的更高版本中得到解决?

有关其他版本的System Generator for DSP发行说明,请参阅 (Xilinx答复29595)

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